CMOS 표준 공정을 통한 SPM 프로브의 제작 및 그 성능 평가

1. 서 론

주사 탐침 현미경(Scanning probe microscope, SPM)은 1980년대에 개발된 이래로 마이크로 사이즈의 구조물부터 원자의 배열까지 매우 다양한 시료 표면의 형상화에 적용되었다 [1]. 더나아가, 표면 구조의 형상화와 동시에 표면의 온도, 전위 등과 같은 다양한 물리량의 분포를 이미징 할 수 있는 SPM 기술들이 개발되었다. 특히, 전기적 특성의 분포를 측정할 수 있는 기술로 정전기력 현미경 (Electrostatic force microscope, EFM) [2], 켈빈 프로브 현미경 (Kelvin probe force microscope, KPFM) [3], 주사 전기용량 현미경 (Scanning capacitance microscope, SCM) [4] 등이 개발되었다. 전기적 특성 측정용으로 분류된 해당 프로브 기술들은 각각의 감응 원리에 따라 접촉 전위차 (Contact potential difference, CPD) [5,6], 이온농도 프로파일 [7], 국부 정전용량 프로파일 [8] 등의 측정에 특화되어 사용되고 있다.

SPM이 측정할 수 있는 물리량은 프로브의 구동 방식과 신호 처리 기법, 그리고 팁의 재질 등에 의해 결정된다. 즉, 프로브와 시료의 접촉 유무, 외팔보 구조의 가진 여부, 신호 변조 방식, 프로브 코팅 물질 등이 출력되는 신호에 포함되는 물리량을 결정하게 된다. 한 예로, KPFM은 비접촉 상태에서 금속 코팅이 되어 있는 프로브와 시료 사이에 교류 전압을 인가하고, 이에 의해 발생한 정전기력에 의한 진동의 변화를 측정함으로써 시료 표면의 접촉 전위차를 측정한다. 이 때 신호 처리는 진폭 변조, 주파수 변조 방식 등이 보고된 바 있다 [6,9]. 더 나아가, 2000년대에 들어서는 SPM 프로브에 반도체 기반 센서를 적용하는 연구들이 수행되었다. Akiyama et al. [10]은 Metal-oxide-semiconductor field-effect-transistor (MOSFET) 구조의 압저항 특성을 이용하여 휨 측정을 보고하였으며, Suh et al. [11,12]는 유전 막 시료와 도핑된 팁이 형성하는 MOSFET구조를 이용하여, 표면 전위를 측정하였다. 또한 Ko et al. [13]은 유사한 구조의 프로브를 이용하여 압전 재료의 표면 전하 측정을 보고한 바 있다. 이러한 반도체 소자 기반 프로브는 추가적인 외팔보 구조의 진동을 요구하지 않기 때문에 표면 형상 측정 신호와의 누화 (crosstalk)를 피할 수 있으며, 또한 기계적 공진 주파수에 의해 결정되는 측정 속도의 한계로부터 벗어날 수 있다.

본 연구진은 표면의 전기적 특성 평가를 위한 MOSFET 기반의 SPM 프로브를 개발하였으며, 이를 이용한 다양한 이미징 결과를 보고한 바 있다 [14-16]. Tip-on-gate of FET (ToGoFET)로 명명된 해당 프로브는 MOSFET을 팁의 아래에 위치시킴으로써 팁에 유도되는 전위를 전류의 형태로 출력한다. ToGoFET 프로브는 MOSFET의 전체 구조가 프로브에 내장되어 있기 때문에 게이트 산화막을 통해 높은 입력 임피던스를 가지며, MOSFET의 특성을 이용하여 측정된 신호를 정량적으로 해석하는 것이 가능하다. 하지만 선행 연구에서는 측정 중 게이트 산화막이 절연파괴에 취약하였다. 특히, 팁이 금속 재료와 접촉했을 때 게이트 산화막의 절연파괴가 발생하였다. 이는 선행연구에서 ToGoFET 프로브에 내장된 MOSFET의 게이트가 외부에 노출되어 있으며, 바디 형성을 통한 실리콘 기판의 접지가 되어 있지 않기 때문으로 판단된다. 이와 같은 안정성 문제는 ToGoFET 프로브 응용 연구에 있어 제약을 야기하며, 특히 전극과의 직접 접촉을 통한 프로브의 캘리브레이션을 불가능하게 한다.

본 연구에서는 제작 공정 개선을 통하여 프로브의 안정성을 확보하고, 더 나아가 전압이 인가된 금속 표면과의 접촉을 통해 최종 제작된 프로브의 캘리브레이션을 가능하게 함으로써 ToGoFET 프로브 응용 연구의 기반을 다지고자 한다. 또한 실제 제작된 프로브의 캘리브레이션 결과와 산화막 표면 측정을 통해 ToGoFET 프로브의 응용 가능성에 대하여 고찰하고자 한다.

2. ToGoFET 프로브 제작 공정

2.1 ToGoFET Probe 구조

ToGoFET 프로브의 구조는 Fig. 1과 같다. 시료의 전극에 전압을 인가하면 시료 표면과 팁 사이에 전기장이 형성되며, 이로 인하여 팁에 전압이 유도된다. 백금으로 제작된 전도성 팁은 게이트와 연결되어 있으며, 이에 따라 팁에 유도된 전압은 게이트에 전달된다. 전달된 게이트 전압은 전계효과(field-effect)로 인해 실리콘 기판에 전류 채널을 형성하게 되며 게이트 전압에 따라 채널의 저항이 변경된다. 따라서 게이트 전압은 MOSFET의 드레인을 통하여 전류의 형태로 출력된다.

Fig. 1.

A schematic of the ToGoFET Probe; newly added structures are indicated by a red-dotted line.

전계효과는 기판과 게이트 사이의 전압에 의해 결정되기 때문에 안정적인 측정을 위해선 기판의 전압이 결정되어야 한다. 선행연구에서는 프로브의 바닥면을 접지하여 측정하였으나, Buried-oxide (BOX) 등의 절연 층이 있어 Si 기판의 불완전한 접지가 이루어졌다. 반면 새로 제작된 ToGoFET 프로브는 바디를 형성한 후 소스와 연결함으로써 기판을 접지하였다. 또한, 선행연구에서는 트랜지스터 제작 공정 이후 진행되는 MEMS 공정에서 게이트가 노출되어 있었으며, 이로 인해 게이트 산화막에 피해가 누적될 수 있으며 이는 게이트 산화막의 절연파괴에 영향을 줄 수 있다. 따라서 본 연구에서는 MOSFET 제작 후 interlayer dielectric (ILD)로 MOSFET을 보호함으로써 후속 공정에서 발생할 수 있는 손상을 방지하였다.

추가로, 게이트에 외부의 전압을 인가하기 위해 고저항 요소로 백투백(back-to-back) 다이오드를 연결한 프로브도 제작되었다. 백투백 다이오드는 외부에서 게이트 바이어싱을 가능하게 하며, 또한 표면에서 팁으로 전달되는 소신호에 대해선 고저항으로 작용하여 ToGoFET 프로브의 동작을 가능하게 한다.

2.2 CMOS 표준 공정

공정은 서울대 반도체공동연구소에서 제공하는 표준 complementary metal-oxide-semiconductor (CMOS) 공정을 기준으로 진행되었다(Fig. 2). 공정은 5 um의 device layer, 2 um의 BOX를 갖는 6인치 웨이퍼에서 수행되었다. 우선, 소자 간 기생 정전용량을 제거하기 위한 shallow trench isolation 공정이 수행되었으며, 500 nm 깊이의 SiO₂를 통해 소자 간 간섭을 최소화하였다(A). 이후, ion implantation 공정과 drive-in 공정을 통해 다이오드 제작을 위한 N-well이 형성되었다(B). 내장된 MOSFET은 depletion-mode NMOS이며, 이에 따라 문턱 전압 조절을 위한 ion implantation(C)과 이어 Thermal oxidation(D), 폴리실리콘 LPCVD 및 패터닝(E), 소스/드레인 ion implantation(F)이 수행되었다. 게이트 산화막과 폴리 실리콘 게이트는 각각 30 nm, 500 nm의 두께로 증착되었다. 이 후, 기판의 전압 인가를 위한 바디 ion implantation이 수행되었고(G), TEOS 증착 후, 전극 연결을 위한 via-hole 식각이 진행되었다(H). 마지막으로 Ti/TiN/Al/TiN 전극 증착 및 패터닝이 수행되었다(I). Fig. 3은 제작된 MOSFET과 다이오드를 보여준다.

Fig. 2.

Fabrication process of the built-in MOSFET.

Fig. 3.

Optical micrograph of the built-in MOSFET.

2.3 외팔보 구조 제작

CMOS 공정 이후, I-V 특성 측정을 통한 평가가 수행되었고, 전면 및 후면 식각으로 이어지는 외팔보 구조 제작 공정이 진행되었다(Fig. 4). 전면 PR 패터닝 후(A), 습식 식각을 통해 ILD와 게이트 산화막을 제거한다. 이 후, RIE 공정을 통해 device layer 5 um를 식각하여, 외팔보 구조를 형성한다(B). 이후, 기존 PR을 제거하고 전면에 PR을 이용하여 passivation을 한 상태에서 웨이퍼 뒷면에 하드 마스크로 이용될 Al을 증착한다(C). 증착된 Al은 PR 패터닝 및 습식 식각을 통해 패터닝되었다(D). 패터닝된 PR과 Al 하드 마스크를 이용하여 실리콘 DRIE 공정이 수행되었으며(E), 이어 습식 식각을 통해 BOX 가 제거되었다(F). 마지막으로 뒷면에 레이저 반사를 위한 Al이 증착되었으며(G), PR을 제거하여 최종 외팔보 구조의 프로브가 제작되었다(H). 제작된 외팔보 구조는 Fig. 5와 같다. BOX를 식각 하는 과정(F)에서 외팔보 구조의 가장자리의 passivation PR에 들뜸이 발생하여, 식각이 진행되었으나, 소자 혹은 외팔보 구조에 영향을 주지 않았으며 측정에 문제가 발생하지 않았다.

Fig. 4.

Fabrication process of the cantilever.

Fig. 5.

Optical micrograph of the ToGoFET probe.

2.4 전도성 팁 제작

전도성 팁은 집속 이온 빔(Focused ion beam, FIB)을 이용하여 증착되었다. FIB는 적절한 precursor gas 환경에서 특정 금속을 증착하는 것이 가능하며, 두께와 반경은 빔의 전류와 시간을 통해 조절된다. 이러한 특성을 이용하여, 점차 전류와 시간을 낮춰가며 동심원을 갖는 Pt 막을 연속으로 증착하였으며 이를 통해 Fig. 6과 같은 원뿔형의 팁을 제작할 수 있었다. FIB 증착 시, 가장 넓은 바닥 층은 전류 48 pA의 빔을 사용하여 증착을 시작하였으며, 팁 끝의 층을 증착 했을 때의 빔의 전류는 1.5 pA이다.

Fig. 6.

Electron micrograph of the ToGoFET probe: (a) the end of the cantilever; (b) the Pt-tip.

3. 결과 및 고찰

3.1 MOSFET 특성 평가

CMOS 공정(그림 2) 이후, MOSFET 소자 평가를 위한 드레인 전류-드레인 전압(I_d-V_d) 특성 (Fig. 7)과 드레인 전류-게이트 전압(I_d-V_g) 특성 (Fig. 8)이 측정되었다. 프로브에 탑재된 MOSFET은 게이트에 외부 전원을 연결할 수 없기 때문에, 제작된 소자의 평가를 위해 웨이퍼 내에 동일한 디자인으로 제작된 측정용 MOSFET을 함께 제작하였다. 측정용 소자는 프로브에 탑재된 MOSFET과 달리, 외부에서 연결 가능한 게이트 전극 및 패드를 포함한다. 또한 문턱 전압(Threshold voltage, V_t)을 조절하기 위한 이온 주입 공정을 통해 구분된 enhancement-mode MOSFET과 depletion-mode MOSFET을 모두 측정하였다. 측정된 I_d-V_d 특성은 Fig. 7과 같다.

Fig. 7.

Id-Vd Characteristics of built-in MOSFET after CMOS process: (a) enhancement-mode, (b) depletion-mode.

Fig. 8.

Id-Vg characteristics of built-in MOSFET after CMOS process.

Fig. 7은 전형적인 MOSFET의 특성을 보여준다. 특정 전압 이상의 드레인 전압에서는 높은 저항을 가지며 ToGoFET 프로브 구동 시, 출력 신호가 드레인으로 들어오는 신호들에 큰 영향을 받지 않을 수 있다는 것을 알 수 있다. 그뿐만 아니라, 채널에 낮은 농도의 이온 주입을 통하여, 게이트와 시료 사이의 직류 전압이 0 V 일 때도 구동될 수 있도록 제작되었다. 이러한 직류 동작 전압의 조절은 의도하지 않은 반도체 재료의 band-bending이나 얇은 유전층의 절연 파괴를 방지할 수 있다. 제작된 depletion-mode MOSFET의 측정 결과(Fig. 7(b))를 동일한 웨이퍼에 제작된 enhancement-mode MOSFET 측정 결과(Fig. 7(a))와 비교했을 때, 문턱 전압이 약 2 V 낮아진 것을 확인할 수 있다. 또한 실제 구동에서 I_d-V_d 특성은 드레인 전압의 동작점을 결정하는 데 사용된다. 시료와 프로브 사이에 0 V의 직류 전압이 가해진 상태에서 동작할 때 (V_g=0), 2 V 이상의 드레인 전압이 필요하다는 것을 확인할 수 있다.

측정의 감도는 전도성 팁에 유도된 전압에 따른 드레인 전류의 변화량과 비례한다. 즉, 트랜스컨덕턴스(trans-conductance) 값과 직접적인 관련을 갖는다. 이상적인 도체를 가정했을 때, 팁의 전압과 게이트의 전압은 동일하며, Fig. 8은 게이트의 변화량에 따른 드레인 전류의 변화량을 보여준다. 드레인 전압은 2 V가 인가되었으며, 게이트 전압이 0 V일 때, 각 MOSFET의 트랜스컨덕턴스는 각각 10 uA/V (enhancement-mode)와 360 uA/V (depletion-mode)의 값이 측정되었다. 결과적으로 적절한 이온 주입 공정 조건을 통해 문턱 전압을 조절하였으며, 0 V에서 구동 가능한 MOSFET이 제작된 것을 확인하였다. 또한 측정된 트랜스컨덕턴스 값은 ToGoFET 프로브를 통해 측정된 이미지의 정량적 평가를 위해 사용될 수 있다.

3.2 캘리브레이션

CMOS 공정 이 후, MEMS 후속 공정 및 FIB를 이용한 금속팁 증착을 거쳐 ToGoFET 프로브가 제작된다. 앞서 측정된 I-V 특성들은 모두 연결이 가능한 전극 패드를 갖는 테스트 소자를 측정 장비와 연결한 후 측정을 수행한 결과이다. 하지만, 게이트가 고립(isolation)되어 있는 ToGoFET 프로브의 경우, 테스트 소자 측정과 달리 외부와의 연결을 위한 패드가 없기 때문에 외부에서 전압을 인가할 수 없어 게이트 전압과 출력 전류에 대한 상관관계를 테스트 소자를 통해 간접적으로 유추할 수밖에 없다. 또한 앞의 데이터들은 CMOS 공정의 후속으로 진행된 공정에서 누적된 특성 변화와 실제 시료와의 접촉에서 발생되는 신호의 손실 등은 고려되어 있지 않다. 따라서 ToGoFET 프로브의 측정 이미지로부터 물리량을 정량적으로 분석하기 위해선, 최종 제작된 ToGoFET의 게이트 전압을 확실히 예측할 수 있는 시료를 이용하여 감도를 확인하고 교정하는 과정을 필요로 한다.

본 연구에서는 ToGoFET 프로브의 전도성 팁을 금속이 코팅된 시료에 직접 접촉한 후, 시료의 표면에 전압을 인가하여 실제 제작된 ToGoFET 프로브의 I-V 특성을 측정하였다(Fig. 9). ToGoFET 프로브의 드레인에 저항을 연결하고 저항 양 단의 전압 값을 측정하여 드레인 전압과 드레인 전류를 계산한 결과이며, 이를 테스트 MOSFET 소자의 측정 값과 비교하였다.

Fig. 9.

Id-Vd characteristics of the ToGoFET probe in direct contact with the metal electrode.

측정 결과, I_d-V_d 특성이 테스트 소자의 측정 결과와 크게 다르지 않음을 확인하였다. 해당 결과는 ToGoFET 프로브 제작에 있어 CMOS 공정 이후의 공정들이 프로브의 특성에 큰 영향을 끼치지 않는다는 점과 팁이 시료와 접촉 시 접촉 저항 등에 의한 신호의 손실이 발생하지 않는다는 것을 보여준다. 또한 드레인 전압 2 V, 게이트 전압 0 V 기준 370 uA/V의 트랜스컨던턱스 값이 측정되었으며, 이 값을 바탕으로 측정된 이미지에서 각 점에서 팁에 유도된 전압을 계산할 수 있다. 팁에 유도된 전압은 시료의 구조 및 재료에 영향을 받기 때문에 적절한 이론 모델 혹은 유한요소법(Finite element method, FEM)을 통해 측정된 이미지로부터 재료의 유전 상수 혹은 두께 등을 추정할 수 있다.

3.3 산화막 시료 측정 결과 및 고찰

CMOS 공정과 MEMS 공정 그리고 FIB를 이용한 증착을 통해 ToGoFET 프로브가 제작되었다. 프로브에 내장된 MOSFET의 I-V 특성을 측정함으로써 실제 SPM 측정에 있어 접촉 저항과 같이 고려되지 않은 변수의 영향 없이 MOSFET의 특성에 따라 ToGoFET 프로브가 동작함을 확인하였다.

마지막으로 응용 연구의 예제로 산화막 표면 측정을 수행하였다. SPM측정 실험은 상용 SPM 장비(SPA400, SPI 3800, Seiko Instruments)을 이용하여 수행되었다. Fig. 10와 같이 Al 전극과 PECVD로 증착된 400 nm 두께의 산화막 시료를 측정하였으며, 시료의 전극에는 100 kHz 주파수의 8 V_pp 교류전압이 인가되었다.

Fig. 10.

Measurement set-up of the ToGoFET probe for the PECVD oxide sample.

이후, 별도로 제작된 회로를 통해 ToGoFET 프로브에서 출력되는 교류 형태의 전류 신호를 증폭된 직류 전압으로 변환한 후 이미지에 사용하였다. Fig. 11은 측정 결과를 보여준다. Fig. 11(a)에서 PECVD를 통해 증착된 산화막은 1.33 nm의 표면조도 (Roughness average, Ra) 값을 가지며, 최대 10 nm 높이의 형상이 측정되었다. Fig. 11(b)은 ToGoFET 이미지이며, 이는 국부 정전용량의 변화를 보여준다. 산화막이 두꺼운 영역일수록 시료의 전극과 전도성 팁 사이의 국부 정전용량이 감소하며, 이에 따라 팁에 유도되는 전압이 감소된다. 이에 따라 탑재된 MOSFET의 출력이 감소하게 된다. Fig. 12는 Fig. 11에서 흰 선에 해당하는 라인 프로파일을 보여준다. 라인 프로파일은 산화막의 두께 변화에 따른 ToGoFET 프로브의 신호 변화를 보여주며, 산화막이 두꺼울수록 팁과 시료 사이의 국부 정전용량이 감소함을 보여준다. 또한 Fig. 12에 표시한 바와 같이 약 200 nm 폭, 7 nm 높이의 형상이 ToGoFET 이미지에서도 선명하게 나타남을 확인하였다.

Fig. 11.

ToGoFET measurement image: (a) topographic image, (b) the ToGoFET image.

Fig. 12.

Line profiles of the images in Fig. 11.

후속 연구에서는 팁과 시료의 이론적 모델을 설계하고 이를 바탕으로 산화막의 두께 및 물성과 팁에 유도되는 전압의 상관 관계를 밝히고자 한다. 또한 모델과 ToGoFET 프로브의 측정 결과를 비교함으로써 그 타당성을 증명하고, 더 나아가 시료의 산화막 특성을 정량적으로 평가할 수 있는 모델을 제시하고자 한다.

4. 결 론

본 연구에서는 표준 CMOS 공정을 기반으로 한 ToGoFET 프로브의 제작과 특성 평가를 수행하였다. 표준 공정으로 제작된 MOSFET의 특성을 측정하였으며, 이를 통해 공정이 정상적으로 수행되었음을 확인하였으며, ToGoFET 프로브의 동작점을 결정할 수 있었다. Depletion-mode MOSFET 기준 0 V의 게이트 전압과 2 V이상의 드레인 전압에서 ToGoFET 프로브가 구동될 수 있음을 확인하였으며, 동작점에서의 트랜스컨덕턴스는 360 uA/V로 측정되었다. 또한 후속공정을 통해 완성된 ToGoFET 프로브를 시료의 전극에 직접 접촉하여 시료의 입력 전압과 ToGoFET 프로브의 출력 전압의 상관 관계를 확인하였다. 측정 결과, 앞서 측정한 MOSFET 특성과 차이가 없음을 확인하였으며, 이를 통해 CMOS 공정의 후속 공정에서 MOSFET의 특성 변화가 크게 발생하지 않았으며, 실제 SPM 측정 시 접촉저항과 등의 고려되지 않은 변수의 영향이 크지 않음을 확인할 수 있었다. 추가로, ToGoFET 프로브 응용의 예로 산화막 시료에 대한 측정이 수행되었다. ToGoFET 프로브의 출력 신호는 별도로 제작된 회로를 거쳐 프로브 스테이션으로 입력되었으며, 시료에는 100 kHz의 8 V_pp의 교류 전압이 인가되었다. 측정 결과, 산화막 표면의 수 나노미터 높이의 형상들에 의해 발생하는 정전용량의 변화가 ToGoFET 이미지에 나타남을 확인할 수 있었다. 후속 연구에서는 본 연구에서 수행된 캘리브레이션을 바탕으로 ToGoFET 프로브의 이론적 모델링이 수행될 예정이며, 이를 통해 시료의 형상 혹은 물성에 대한 정량적 분석 기술을 개발하고자 한다. ToGoFET 프로브 기술 개발은 다양한 연구 및 산업 분야 응용되어 전기적 특성 측정을 위한 SPM 기술에 접근성을 향상시켜줄 수 있을 것으로 기대된다.

Acknowledgments

이 성과는 정부(과학기술정보통신부)의 재원으로 한국연구재단의 지원을 받아 수행된 연구임 (NRF-2018R1D1A1B07049316, NRF-2021R1F1A1064046).

REFERENCES

• G. Binnig, C. F. Quate, and C. Gerber, “Atomic force microscope”, Phys. Rev. Lett., Vol. 56, No. 9, pp. 930-933, 1986. [https://doi.org/10.1103/PhysRevLett.56.930]
• Y. Martin, D. W. Abraham, and H. K. Wickramasinghe, “High-resolution capacitance measurement and potentiometry by force microscopy”, Appl. Phys. Lett., Vol. 52, No. 13, pp. 1103-1105, 1988. [https://doi.org/10.1063/1.99224]
• M. Nonnenmacher, M. P. O’Boyle, and H. K. Wickramasinghe, “Kelvin probe force microscopy”, Appl. Phys. Lett., Vol. 58, No. 25, pp. 2921-2923, 1991. [https://doi.org/10.1063/1.105227]
• J. R. Matey and J. Blanc, “Scanning capacitance microscopy”, J. Appl. Phys., Vol. 57, No. 5, pp. 1437-1444, 1985. [https://doi.org/10.1063/1.334506]
• F. Müller, A. Müller, M. Hietschold, and S. Kämmer, “Detecting electrical forces in noncontact atomic force microscopy”, Meas. Sci. Technol., Vol. 9, No. 5, p. 734, 1998. [https://doi.org/10.1088/0957-0233/9/5/002]
• L. Collins, M. B. Okatan, Q. Li, I. I. Kravenchenko, N. V. Lavrik, S. V. Kalinin, B. J. Rodriguez, and S. Jesse, “Quantitative 3D-KPFM imaging with simultaneous electrostatic force and force gradient detection”, Nanotechnology, Vol. 26, No. 17, p. 175707, 2015. [https://doi.org/10.1088/0957-4484/26/17/175707]
• J. J. Kopanski, J. F. Marchiando, and J. R. Lowney, “Scanning capacitance microscopy measurements and modeling: Progress towards dopant profiling of silicon”, J. Vac. Sci. Technol. B: Microelectronics and Nanometer Structures Processing, Measurement, and Phenomena, Vol. 14, No. 1, pp. 242-247, 1996. [https://doi.org/10.1116/1.588455]
• L. Fumagalli, G. Ferrari, M. Sampietro, and G. Gomila, “Dielectric-constant measurement of thin insulating films at low frequency by nanoscale capacitance microscopy”, Appl. Phys. Lett., Vol. 91, No. 24, p. 243110, 2007. [https://doi.org/10.1063/1.2821119]
• T. Glatzel, S. Sadewasser, and M. C. Lux-Steiner, “Amplitude or frequency modulation-detection in Kelvin probe force microscopy”, Appl. Surf. Sci., Vol. 210, No. 1-2, pp. 84-89, 2003. [https://doi.org/10.1016/S0169-4332(02)01484-8]
• T. Akiyama, U. Staufer, N. F. de Rooij, D. Lange, Cl. Hagleitner, O. Brand, H. Baltes, A. Tonin, and H. R. Hidber, “Integrated atomic force microscopy array probe with metal– oxide–semiconductor field effect transistor stress sensor, thermal bimorph actuator, and on-chip complementary metal–oxide–semiconductor electronics”, J. Vac. Sci. Technol. B: Microelectronics and Nanometer Structures Processing, Measurement, and Phenomena, Vol. 18, No. 6, pp. 2669-2675, 2000. [https://doi.org/10.1116/1.1327299]
• M. S. Suh, J. H. Choi, Y. Kuk, and J. Jung, “Silicon-based field-effect-transistor cantilever for surface potential mapping”, Appl. Phys. Lett., Vol. 83, No. 2, pp. 386-388, 2003. [https://doi.org/10.1063/1.1591231]
• M. Suh, C. S. Lee, S. H. Kim, K. I. Lee, J. W. Cho, Y. Kuk, and J. K. Shin, “Surface potential imaging in oxide-nitride-oxide-silicon structure using a field effect transistor cantilever”, Sens. Actuators A-Phys., Vol. 136, No. 2, pp. 597-603, 2007. [https://doi.org/10.1016/j.sna.2007.01.005]
• H. Ko, K, Ryu, H. Park, C. Park, D. Jeon, Y. K. Kim, J. Jung, D-K. Min, Y. Kim, H. Lee, Y. Park, H. Shin, and S. Hong, “High-resolution field effect sensing of ferroelectric charges”, Nano lett., Vol. 11, No. 4, pp. 1428-1433, 2011. [https://doi.org/10.1021/nl103372a]
• S. H. Lee, G. Lim, W. Moon, H. Shin, and C. W. Kim, “V-shaped metal-oxide-semiconductor transistor probe with nano tip for surface electric properties”, Ultramicroscopy, Vol. 108, No. 10, pp. 1094-1100, 2008. [https://doi.org/10.1016/j.ultramic.2008.04.034]
• K. Shin, D. S. Kang, S. H. Lee, and W. Moon, “A scanning microscopy technique based on capacitive coupling with a field-effect transistor integrated with the tip”, Ultramicroscopy, Vol. 159, No. P1, pp. 1-10, 2015. [https://doi.org/10.1016/j.ultramic.2015.07.007]
• K. Shin, H. Lee, M. Sung, S. Lee, H. Shin, and W. Moon, “A scanning probe mounted on a field-effect transistor: Characterization of ion damage in Si”, Micron, Vol. 101, pp. 197-205, 2017. [https://doi.org/10.1016/j.micron.2017.07.011]