GaN Schottky Barrier MOSFET의 출력 전류에 대한 계면 트랩의 영향

1. 서 론

1970년 이래로 전자회로와 시스템의 전력 소모를 줄이고 처리 속도를 높이기 위해 실리콘을 중심으로 하여 CMOS 트랜지스터의 소형화 및 고집적을 위한 연구가 급속히 진행되어 왔다. 이에 비하여 wide band gap (WBG) 반도체는 고출력·고전압에서 동작이 가능하고, 고전력·고주파 동작에서의 효율이 높아 차세대 물질로 활발히 연구되고 있다 [1]. 특히, GaN은 Si, SiC 대비 높은 밴드 갭, 높은 critical field, 높은 포화 속도, 낮은 진성 캐리어 농도 등의 물리적 장점을 가지고 있으며, 따라서 GaN 기반 트랜지스터는 높은 열적 안정성, 높은 항복 전압, 높은 전자 이동도와 낮은 누설 전류 등의 우수한 특성으로 차세대 소자로 주목받고 있다 [2, 3]. 특히 GaN전자소자는 AlGaN계 자외선 센서 등과의 광전집적(optoelectronic integrated circuit: UV photonics)에 유용하다.

GaN은 sapphire, Si, SiC 등의 웨이퍼 위에 특정 방향성을 가진 결정구조로 성장시키는 에피텍셜 성장법으로 성장하기 때문에 이종접합구조를 가지게 되는데 이에 따라 격자 불일치, 열팽창계수 차이로 인해 GaN 벌크에서 결함(defect)이 생성되어 트랜지스터 성능 및 신뢰성을 감소시키는 등 다양한 문제가 있다 [4,5]. 이러한 결함의 에너지 레벨은 전자나 정공을 포획하는 계면 트랩의 역할을 하게 되어 캐리어의 채널 이동도를 낮추고 문턱 전압의 불안정성을 높이며 높은 누설 전류를 야기시키고 subthreshold swing (SS)을 높인다. 전력반도체에서는 current collapse현상으로 인해 회로 및 시스템 동작 시 신뢰성에 악영향을 끼친다.

최근 몇 년간 고품질의 GaN 결정을 성장시켜 결함을 줄이고 트랜지스터의 성능을 개선시키기 위한 다양한 연구가 진행되어왔다. Akira Usui등은 SiO₂ 마스크의 개구부를 통한 선택적 hydride vapor phase epitaxy (HVPE) 성장 기법을 이용하여 dislocation 밀도를 감소시켰고 [6], M.Ishida 등은 기판의 홈을 이용한 metalorganic vapor-phase epitaxy (MOVPE) 재성장 기법을 이용하여 threading dislocation 밀도를 상당히 감소시켰다 [7].

한편 GaN 기반 트랜지스터는 metal-insulator-semiconductor high electron mobility transistors (MISHEMTs), gate injection transistor (GIT), gate all around (GAA)와 같은 차세대 전력 반도체 소자로서 활용되고 있으며 연구가 활발히 진행 중인 가운데 normally-off 동작을 구현하기 위해 게이트 영역 아래의 채널을 완벽히 식각해내고 절연체를 삽입하는 과정에서 발생하는 표면 트랩으로 인해 그 특성이 크게 좌우된다 [8-13]. 또한 MOSFET 동작을 위해서는 절연체와 GaN계면의 전하를 제어하는 것이 매우 중요하다고 할 수 있다. 그 가운데 특히 계면 트랩은 dangling bonds, impurity, crack등에 의해 발생되고 온도, 분위기, 압력 등의 공정 조건과 표면의 절연 방식과 조건에 민감하게 의존한다. 현재까지 계면 트랩의 밀도를 감소시키는 다양한 방법이 연구되어 왔지만 약 10¹⁰~10¹⁴cm^-2eV^-1 범위에 분포하고 있다 [13-16]. Dong-Seok Kim 등은 V/III 물질의 비율과 성장 압력에 따른 2단계 metalorganic chemical vapor deposition (MOCVD) 성장 기법을 이용하여 낮은 트랩 밀도를 가지는 고품질 GaN 결정을 성장하여 트랜지스터의 특성을 향상시켰다고 보고 하였다[17]. 앞선 연구에서 다양한 전자 소자들이 보고되었는데 이들의 전기적 특성에 계면 트랩의 구체적 영향을 정량적으로 설명한 사례는 드물다.

본 논문에서는 TCAD시뮬레이션을 이용하여 반전 모드 n-채널 GaN Schottky barrier(SB)-MOSFET의 출력 전류에 대한 계면 트랩의 영향을 연구하였다. TCAD를 이용하여 GaN의 계면트랩 밀도 (D_it)의 농도와 분포에 따른 전류 특성 변화를 제시하고 제작된 소자의 전류 특성과 비교·분석하였다.

2. 연구 목적 및 방법

앞선 연구에서 보고된 전자소자들의 전기적 특성에서 계면 트랩의 구체적 영향을 정량적으로 규명할 필요가 있기에 본 연구에서는 계면 트랩이 질화물 반도체 전자소자의 전기적 특성에 미치는 영향을 T-CAD 시뮬레이션을 통하여 정량적으로 확인해 보고자 하였다. 이 연구는 간단한 가설을 통하여 MOSFET의 출력 특성을 관찰함으로써 계면 트랩의 영향을 파악할 수 있으며 그 결과는 향후 질화물 반도체의 계면을 이해하고 소자를 설계하는데 기초가 될 수 있을 것이다.

2.1 디바이스 구조

Fig. 1은 TCAD를 이용한 GaN SB-MOSFET의 단면도를 보여준다. 게이트 길이 및 폭은 10 μm, 100 μm이다. GaN의 두께는 0.7 μm, 캐리어 농도는 N 형과 P 형 각각 2×10¹⁵ cm^-3 이며 게이트 금속의 일함수는 4.97 eV, 소스와 드레인 금속의 일함수는 4.2 eV, 절연체는 30 nm의 SiO₂로 설정하였다. Table 1은 TCAD를 이용한 GaN SB-MOSFET의 모델 파라미터를 보여준다.

Fig. 1.

Schematic cross section view of GaN SB-MOSFET using TCAD simulation.

Table 1.

The model parameters for GaN SB-MOSFET

2.2 계면 트랩

본 연구에서는 donor-like trap과 acceptor-like trap모델을 사용하여 계면 트랩을 정의하였다 [20-22]. Fig. 2는 계면 트랩을 가지는 MOS 구조에서의 에너지 밴드 다이어그램 및 트랩의 전하 성질을 나타낸다. 계면 트랩은 절연체와 반도체 사이의 계면에 분포하고 있으며 게이트 전압에 따라 트랩에 전자가 채워지거나 비워진다. 따라서 계면 트랩에 대한 전자의 점유율은 표면전압(surface potential, ϕ_s)에 의존한다. Fig. 2(b)는 MOS구조의 등가회로를 나타낸다. C_ox는 게이트 절연체의 커패시턴스, C_s는 반도체의 커패시턴스, C_it는 계면 트랩에 의해 생성되는 커패시턴스이며 C_it는 식 (1)로 표현된다. MOSFET에서 계면 전하(Q_it)는 계면 고정 전하(interface fixed charge, Q_f)와 함께 문턱 전압을 변화시키며subthreshold swing(SS[mV/decade])을 높인다. 식 (2), 식 (3)은 계면 트랩에 따른SS와 평탄 전압(flat band voltage, V_FB)을 나타낸다.

$\[ C_{it}=\frac{d{Q}_{it}}{d{\phi }_s}=q{D}_{it} \]$

(1)

$\[ SS\left[\frac{mV}{decade}\right]={\eta }^{\mathrm{*}}60mV\frac{T}{300K},\eta =1+\frac{C_{dep}+C_{it}}{C_{oxe}} \]$

(2)

$\[ V_{FB}={\varphi }_{MS}-\frac{Q_f}{C_{ox}}-\frac{Q_{it}\left({\phi }_s\right)}{C_{ox}}-\frac{1}{C_{ox}}{\int }_{0x}^{t_{0x}}\frac{x}{t_{ox}}{\rho }_m\left(x\right)dx-\frac{1}{C_{ox}} {\int }_0^{t_{ox}}\frac{x}{t_{ox}}{\rho }_{ot}\left(x\right)dx \]$

(3)

Fig. 2.

(a) Energy band diagram and (b) equivalent circuit for MOS system with interface trap.

Jianan Song 등은 GaN의 a-면, m-면, c-면에 따른 계면 트랩 수 밀도 (N_it)와 계면 트랩 레벨 밀도 (D_it)를 추출하였는데 dislocation density가 가장 높은 c-면에서 가장 높은 N_it 및 D_it가 추출되었음을 보고하였다 [23]. 본 연구에서는 c-면에 해당하는 D_it분포를 참조하여 균일 분포와 U-형태로 분포하는 것으로 근사하여 GaN SB- MOSFET의 전류 특성을 확인하기로 하였다. 참고 문헌의 a-면과 m-면의 N_it는 약 3×10¹⁰ cm^-2이고 c-면의 N_it는 약 10¹² cm^-2으로 판단되며 본 연구에서의 N_it는 실제 소자 제작 시 표면 처리 (surface passivation) 등을 통해 N_it가 낮아짐을 고려하여 약 10¹⁰ cm^-2으로 설정하였다. Fig. 3 는 참고 문헌과 본 연구에서 제안한 D_it의 모델을 나타내었다.

Fig. 3.

Simulated Dit value for U-shaped Dit distribution.

Table 2는 시뮬레이션에서 사용된 GaN 밴드 갭 내에 분포하고있는 트랩 상태의 에너지 범위, 트랩 레벨의 간격, 균일분포와 U-형태 분포에 따른 N_it 및 D_it를 나타낸다. 본 연구에서 N_it가 없는 조건에서의 전류 특성 곡선을 제외한 모든 전류 특성 곡선은 1.0×10¹² cm^-2의 양의 계면 고정 전하를 적용하였다.

Table 2.

The important interface trap parameters using TCAD simulation

2.3 표면 트랩

표면 트랩은 전압에 따른 표면 누설 전류를 생성한다. 낮은 전계에서 표면 트랩의 전도 매커니즘은 two-dimensional variable range hopping이 주된 원인으로 알려져 있다. 높은 전계에서는 Frenkel-Poole trap-assisted emission이 표면 전자의 이동을 좌우한다고 보고된 바 있다. 페르미 에너지 레벨에서 가까운 threading dislocation에 기인한 에너지 레벨의continuum 형태로 존재하는데 이때 방출되는 전자를 통해 관찰된 에너지 장벽 높이는 0.38 eV이다. Table 3는 GaN device의 누설 전류에 영향을 줄 수 있는 전도 매커니즘을 보여준다 [18, 19].

Table 3.

Variable conduction mechanisms that can impact the off-state current in GaN devices. Ref. [18].

3. 결과 및 고찰

3.1 D_it에 따른 GaN SB MOSFET의 I-V 특성

(1) 반전(Inversion) 모드 SB-MOSFET

반전 모드 MOSFET을 제조하기 위한 p-형 GaN결정성장이 용이하지 않으며 낮은 쇼트키 장벽을 안정적으로 얻기가 어렵지만 비교적 우수한 SB-MOSFET이 보고 된 바 있다. 참고 문헌에 따르면 제작된 반전 모드 n-채널 GaN MOSFET의 문턱 전압은 1.65 V, 최대 트랜스컨덕턴스는 1.6 mS/mm로 보고되었다. 최대 드레인 전류는 3 mA/mm 이상이며 off-상태 전류는 3 nA/mm 이하로 나타났다 [24].

Fig. 4는 U-형태 분포에서 N_it에 따른 반전 모드 n-채널 GaN SB-MOSFET의 I_D-V_DS 출력 특성 곡선을 나타낸다. N_it의 농도에 따른 V_GS=5 V에서 전형적인 SB-MOSFET의 출력 전류특성을 보여준다. N_it가 없는 조건, 균일 분포 조건의 경우도 이 경향은 유사하였다. N_it 및 계면 고정 전하가 없는 이상적인 출력 전류 밀도(검은 선)는 18.2 mA/mm이며 N_it=3.2×10¹⁰, 4.5×10¹⁰, 5.0×10¹⁰ cm^-2 에 대한 출력 전류 밀도는 각각 9.3, 3.8, 2.5 mA/mm로 감소하였다. 검은 선에 비해 N_it=1.6×10¹⁰ cm^-2에 따른 출력 전류 밀도(빨간 선)는 V_DS= 6 V에서 26 mA/mm로 약 1.4 배 증가하였는데 이는 N_it로 인해 증가되는 문턱 전압으로 인한 출력 전류의 감소 대비 양의 계면 고정 전하에 따른 문턱 전압의 감소로 인한 출력 전류 증가 비율이 더 큰 것으로 판단되었다. N_it의 분포가 균일 하든 U-형태이든 출력 전류가 N_it의 증가에 대해 감소하고 있음을 확인하였는데 이는 반전 모드 n-채널 GaN SB-MOSFET이 양의 게이트 전압을 가해 채널 영역에 전자를 축적시키고 계면 트랩의 성질이 양의 전압에 의해 변화됨에 기인한다. 반전 모드 n-채널 GaN SB-MOSFET는 N_it가 증가할수록 양의 게이트 전압에 의해 에너지 밴드 갭 내에 음전하 성질을 띠는 acceptor-like trap 상태가 증가하게 되고 전하 중성 조건(charge neutrality)에 따라 계면의 전위가 낮아지게 되어 채널 형성을 위한 문턱 전압이 증가하였다. N_it가 증가함에 따라 높아진 문턱 전압으로 인해 출력 전류는 감소하였다.

Fig. 4.

ID-VDS characteristics of inversion mode n-channel GaN SB-MOSFET according to Nit under VGS=5 V; Nit distribution type: U-shaped.

Fig. 5는 반전 모드n-채널 GaN SB-MOSFET의 I_D-V_GS 특성 곡선을 보여준다. N_it 및 계면 고정 전하가 없는 이상적인 조건(검은 선)에서 문턱 전압은 1.1 V, V_GS=6 V에 대한 드레인 전류 밀도는 4.7 mA/mm로 나타났다. Fig. 5(a)와 Fig. 5(c)에서, 빨간 선을 제외한 N_it의 균일 분포 및 U-형태 분포 모두 N_it가 증가함에 따라 절연체-반도체 계면에 분포하는 acceptor-like trap으로 인해 문턱 전압은 증가하였다.

Fig. 5.

Transfer ID-VGS characteristics of inversion mode n-channel GaN SB-MOSFET according to (a), (b) uniform Nit distribution, and (c), (d) U-shaped Nit distribution; linear type: (a), (c), log type: (b), (d).

Fig. 5(b) 및 Fig. 5(d)에서 보이는 바와 같이, off-상태 전류는 균일 분포의 경우 U-형태 분포의 비해 약간 감소함을 보여주는데 이는 deep 레벨의 N_it 에 기인한다. U-형태 분포는 계면 트랩의 에너지 상태가 shallow 레벨에서deep 레벨을 향해 이동할 경우 지수함수적으로 감소하다가 |E_c,v-E_t|=0.6 eV지점에서 균일하게 분포한다. 반면 균일 분포는 shallow 레벨과 deep 레벨의 N_it 가 동일하다. Deep트랩 상태에 전자가 포획될 경우 shallow 트랩 상태에 비해 전자의 방출율(emission rate)이 감소하고 이온화 확률(ionization probability)이 증가하게 된다. 균일 분포는 U-형태 분포에 비해 deep 레벨의 N_it 가 높기 때문에 off-상태 전류가 더 낮다. 채널이 형성된 이후에는 트랩의 영향에 비해 채널로 전자가 이동하는 전류 매커니즘이 우세하기 때문에 N_it 분포에 따른 드레인 전류 밀도 차이는 거의 나타나지 않았다. 또한, N_it가 증가할수록 subthreshold swing(SS)이 증가하는데 이는 계면 트랩에 의해 형성되는 C_it가 증가하여 SS를 증가시켰으며 식 (2)와 일치하였다.

(2) 공핍(Depletion) 모드SB-MOSFET

Fig. 6은 N_it에 따른 공핍 모드 n-채널 GaN SB-MOSFET의 I_D-V_GS 특성 곡선을 보여준다. 채널이 형성되기 전인 V_GS=0 V에서 GaN 영역을 통해 소스에서 드레인으로 전자가 이동하기 때문에 normally-on 소자 특성을 보이며 계면 고정 전하 및 계면 트랩이 없는 이상적인 경우에도 불구하고 on/off ratio가 약 10^-2 mA/mm로 낮았다. N_it 에 비해 계면 고정 전하의 영향이 더 큰 빨간 선을 제외한 문턱 전압은 N_it가 증가할수록 높아지며 N_it=5.0×10¹⁰ cm^-2인 경우 문턱 전압은 3 V였다. 공핍 모드 n-채널 GaN SB-MOSFET은 문턱 전압 이전에서는 GaN 벌크 영역을 통해 이동하고 문턱 전압 이상에서는 채널 영역을 통해 이동하는 두가지 전류 전송 매커니즘이 존재하기 때문에 낮은 gate controllability 및 낮은 on/off ratio를 가져 집적회로에 사용되기 어려운 한계점을 보였다.

Fig. 6.

Transfer log (ID)-VGS characteristics of depletion mode n-channel GaN SB MOSFET according to Nit under VDS=1 V; Nit distribution type: U-shaped.

3.2 표면 누설전류 효과

Fig. 7은 표면 누설 전류를 포함하는 모든 N_it 조건에 대해 시뮬레이션된 반전 모드 n-채널 GaN SB-MOSFET의 log (I_D)-V_GS 특성 곡선을 보여준다. YongHe Chen 등의 논문에 따르면 W=50 μm인 AlGaN/GaN HEMT 구조의 표면 누설 전류가 약 10^-11 A 수준으로 보고된 바 GaN 표면의 누설 전류도 유사하거나 조금 낮은 수준일 것으로 판단된다 [19]. YongHe Chen 등의 표면 누설 전류를 본 시뮬레이션의 소자 크기를 고려하여 합하였을 때 off-상태 전류 밀도는 약 10^-10 mA/mm로 나타났다.

Fig. 7.

Transfer log (ID)-VGS characteristics of inversion mode n-channel GaN SB-MOSFET using all Nit distribution condition with surface leakage current Ref. [19] and measured value of fabricated inversion mode n-channel GaN MOSFET. Ref. [24].

계면 고정 전하와 계면 트랩이 없는 이상적인 곡선에 비해 N_it를 적용하였을 때 SS및 문턱 전압이 증가하였으며 N_it가 증가할수록 균일 분포 및 U-형태 분포에 상관없이 더 커짐을 확인하였다. Off-상태 전류는 deep 레벨에서N_it가 더 높은 균일 분포가 U-형태 분포에 비해 낮았다.

Heon-Bok Lee 등이 제작한 반전 모드 n-채널 GaN SB-MOSFET의 off-상태 전류는 시뮬레이션에 비해 약 10⁴ 배 높으며 on-상태 전류는 약 20배 낮음을 확인하였다. 제작된 소자는 플라즈마 화학 기상 증착법 (PECVD) 저온 공정을 이용하여 SiO₂ 를 증착하였으며 그 과정에서 발생하는 표면 손상과 불순물로 인해 표면 누설 전류가 증가하였을 것이라 판단되었다. 또한 시뮬레이션에 적용된 SiO₂ 두께에 비해 얇은 20 nm의 SiO₂ 박막을 통해 발생하는 게이트 누설 전류가 off-상태 전류 증가의 원인이라 판단되었다. 제작한 소자의 SS는 시뮬레이션에 비해 상당히 높은데 이는 시뮬레이션에 비해 N_it가 높아 게이트 전압에 따른 C_it 변동이 큰 것으로 판단되었다.

4. 결 론

본 연구는 TCAD 시뮬레이션을 이용하여 계면 트랩의 농도와 분포에 따른 반전 모드 n-channel GaN SB-MOSFET의 전류 특성을 확인하였으며 제작된 소자의 전류 특성과 비교·분석하였다.

계면 고정 전하 및 계면 트랩이 없는 이상적인 경우 시뮬레이션한 소자의 V_DS=1 V에서의 문턱 전압 및 V_GS=6 V에서의 드레인 전류 밀도는 각각 1.1 V, 4.7 mA/mm로 확인되었다. U-형태 분포의 N_it=5.0×10¹⁰ cm^-2인 경우 문턱 전압은 3.2 V로 증가하였고 드레인 전류 밀도는 2.4 mA/mm로 감소하였다. 균일 분포나 U-형태 분포에 상관없이 N_it가 증가할수록 C_it의 증가로 인해 SS가 증가하였으며 U-형태 분포의 경우 게이트 전압에 따라 달라지는 것을 볼 수 있었다. 음전하 성질을 띠는 acceptor-like trap으로 인해 N_it가 증가할수록 문턱 전압은 증가하고 드레인 전류는 감소됨을 확인하였다. Off-상태 전류가 균일 분포에서 더 낮았는데 이는 deep 레벨에서 N_it가 더 높기 때문이다.

계면 고정 전하는 평탄 전압을 낮추어 off-상태 전류를 높이며 표면 트랩으로 인한 표면 누설 전류 또한 소자의 off-상태 전류를 높이는 것으로 확인되었다. 따라서 GaN계 MOSFET의 상용화를 위해서는 계면 및 표면 트랩을 줄이고 계면 고정 전하를 줄이기 위해 계면 특성을 개선하고 고품질의 GaN, 절연체를 성장시키는 기술이 요구된다. 또한 결함과 계면 트랩의 물리적 인과성을 정량적 방법으로 규명하는 것도 필요하다.

본 연구를 통해 얻은 결과는 반전 모드 n-채널 GaN SB-MOSFET은 ultra-thin body (UTB), gate-all-around (GAA), nanowire 등의 구조에 적용할 수 있을 것으로 기대된다. 또한 향후 질화물 반도체의 계면을 이해하고 소자를 설계하는데 기초가 될 수 있을 것이다.

Acknowledgments

본 연구는 대한민국 교육부의 재원으로 BK21 4단계 사업(4199990113966)과 정부의 재원으로 한국연구재단(No. 20201I1A3A04037962)의 지원을 받아 수행된 연구이다.

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