Current Issue

외부 전압인가단에 값의 변화에 따라 결정되는 값인 g_{m_ext} 및 소자의 내부 캐리어 수송 특성에 의해서 결정되는 g_{m_int} 사이의 관계는 수식 (1)과 같이 주어지게 된다 [10].

Fig. 1 과 같이, g_{m_int} 은 직렬 연결된 기생 저항 성분인 R_S 및 R_D 그리고 DIBL과 같은 요인으로 인한 output-conductance(g_o) 에 의해 감소하여 g_{m_ext}으로 표현된다. 이 때, g_o 는 L_g 감소에 따라 증가하는 값이므로, 단채널에서 g_{m_ext}의 감소폭이 커지게 되며 이는 각 소자들의DC 특성을 통해 확인 가능하다. 또한, 포화 영역에서의 g_{m_int}은 소자의 FET의 캐리어 수송 특성을 반영한 포화 영역 드레인 전류 수식 (2)을 V_GSi에 대해 미분하는 것으로 수식 (3)과 같이 표현할 수 있다.

Fig. 1. 
The g_{m_ext} and g_{m_int} model of a FET.

V_GSi의 변화에 따른 V_{DSi_sat}의 변화량을 수식 (4)와 같이 물리적인 parameter로 나타낼 수 있으며, 이를 수식 (3)에 대입하면 아래와 같다.

이 때, 위 수식은 단위 면적당 intrinsic gate capacitance (C_gi), 반전층의 전계에 의해 결정되는 유효 이동도(apparent mobility, μ_{n_app}) 그리고 saturation velocity (v_sat)와 같은 물리적인 parameter로 구성되어 있다. 위 식과 식 (1)을 연관 짓는 것으로 FET소자의 g_{m_ext} 값을 물리적 parameter의 조합을 통해 표현할 수 있으며, 그 결과가 다양한 범위의 L_g에 대해 In_0.7Ga_0.3As QW HEMT에서 어떻게 나타나는지는 다음 장에서 살펴 볼 예정이다.

In_0.7Ga_0.3As QW HEMT 제작을 위한 에피층은 반절연 성질의 InP 기판에 분자빔 에피택시 (MBE) 방식을 이용하여 성장 되었다. 에피층은 10 nm 두께 n+ In_0.7Ga_0.3As (Si 도핑, 5 × 10¹⁹cm^-3)와 30 nm 두께 n+ In_0.53Ga_0.47As (Si 도핑, 5 × 10¹⁹ cm^-3)로 구성된 Capping layer 아래에 4-nm 두께 진성 InP etch stopper, 8-nm 두께의 진성 In_0.52Al_0.48As barrier 영역 및 5 × 10¹⁹ cm^-3의 Si 델타 도핑 영역, 3-nm 두께 진성 In_0.52Al_0.48As spacer 영역, 10-nm 두께 진성 In_0.7Ga_0.3As 채널 영역 및 300-nm 두께 진성 In_0.52Al_0.48As 완충층으로 구성된다.

게이트 길이에 따라 Fig. 2와 같이 2가지 형태로 제작되었으며, 3-인치 InP 기판에서 i-line stepper를 통해 제작하였다. Fig. 2(a) 구조의 장채널 소자는 i-line stepper를 통해 게이트를 형성하였으며, 그 길이는 10 μm에서부터 0.5 μm까지의 범위로 제작하였다. Fig. 2(b) 구조의 단채널 소자는 전자빔 노광 기술을 이용하여 연구실에서 기 발표된 논문과 동일한 방식으로 게이트를 형성하였으며 [12], 게이트 길이는 300 nm 부터 30 nm 이하까지 범위로 제작하였다.

Fig. 2. 
Cross-sectional schematics of the (a) long-L_g, (b) short-L_g In_0.7Ga_0.3As QW HEMTs.

다음 절에서는 제안된 모델링 및 제작된 HEMT의 DC 측정 결과와의 결부를 통해 모델링의 검증 및g_{m_ext}에 영향을 미치는 요인들에 대한 분석하고자 한다.

Fig. 3(a)는 제작된 2가지 종류의 In_0.7Ga_0.3As QW HEMT의 포화 영역인V_DS = 0.8 V에서 측정된 g_{m_ext} 값을 gate overdrive voltage(V_GS – V_T)에 따라 다양한 게이트 길이에 대해 나타낸 결과이다.

Fig. 3. 
(a) g_{m_ext} characteristics at V_DS = 0.8 V, for the fabricated devices with L_g from 10 mm to 20 nm, and (b) the measured on-resistance (R_ON) against L_g values of the fabricated devices.

장채널 소자에서는 전류값에 관여하는 반전층 전계의 크기가 L_g에 반비례 하며 이에 따라 g_{m_ext} 값이 gate overdrive voltage와 L_g에 비례 하는 것을 확인할 수 있다. 또한, 단채널 소자에서는 전계의 크기가 L_g와 무관하게 포화되므로 g_{m_ext} 값 또한 포화되는 특성이 관찰된다 [11]. Fig. 3(b)는 제작된 소자들의 L_g길이에 따른 온 저항 (On resistance, 이하 R_ON) 특성을 보여주고 있으며, R_ON은 게이트 아래 저항인 채널 저항(R_ch)및 소스와 드레인 저항의 합(R_S와 R_D)으로 이루어진다. 이 때 R_ch는 L_g에 비례하므로, 해당 그림의 y 절편이 R_S와 R_D 의 합이 된다. 제시한 방법으로 추출한 R_S의 값은 148 Ω·μm이다.

Fig. 4 는 V_DS = 0.8 V, V_GS – V_T = 0.36 V 일 때 10 μm에서 30 nm까지 범위에서 측정된 g_{m_ext} 값을 나타낸 다음, 식 (1)을 통해 g_{m_int} 값을 추출하였다. 식(5)의 C_gi 값은 소자 구조에 의해 결정되는 parameter이며 고정된 값을 사용하였다. 이 때 사용한 물리적 parameter 들은 각각 R_S = 148 Ω·μm, C_gi = 0.66 mF/cm², μ_{n_app} = 11,000 cm²/Vs, v_sat = 4.7 × 10⁷ cm/s 이다. 그 결과, 소자들의 전자 수송 특성을 반영하는 g_{m_int} 및 실제 소자의 특성을 나타내는 g_{m_ext} 의 모델링 결과가 측정된 값을 모든 영역의 L_g에 대해 잘 설명하고 있으며, 본 모델링을 통하여 g_{m_ext}에 영향을 미치는 요인들에 대한 분석을 하고자 한다.

Fig. 4. 
Measured g_{m_ext} and extracted g_{m_int} as a function of L_g for the fabricated devices at V_GS – V_T = 0.36 V and V_DS = 0.8 V (symbols), along with physical modeling.

Fig. 5(a)는 모델링의 물리적 parameter 중에서 기생 저항 성분을 148 Ω·μm에서 각각 250 Ω·μm 및 50 Ω·μm 으로 변화시킨 결과를 보여준다. Ballistic 수송이 발생하는 Sub-50 nm 영역부터 mobility에 의한 수송이 일어나는 장채널 영역까지 모두 R_S값이 감소할수록 g_{m_ext}이 증가하는 경향을 확인하였다.

Fig. 5. 
Measured and modeled g_{m_ext}, together with the model projection while changing (a) ① R_S = 250 Ω·μm, ② R_S = 50 Ω·μm, (b) ③ μ_{n_app} = 14,000 cm²/V·s and v_sat = 4.7 × 10⁷ cm/s as well as ④ μ_{n_app} = 14,000 cm²/V·s and v_sat = 6.0 × 10⁷ cm/s.

특히 단채널 영역에서는 증가하는 폭이 상대적으로 큰 것을 확인할 수 있다. 또한 Fig. 5(b)는 μ_{n_app} 의 값을 11,000 cm²/Vs에서 14,000 cm²/Vs 으로 바꾼 경우 및 그와 동시에 v_sat 값까지 4.7 × 10⁷ cm/s 에서 6.0 × 10⁷ cm/s 로 변화시킨 결과를 나타내고 있다. 이 때, μ_{n_app} 값이 증가함에 따라 장채널 영역의 g_{m_ext}이 증대되며, v_sat 값은 단채널 영역에서 그 영향력을 행사하는 것을 확인할 수 있다. Fig. 5를 통하여 기생 저항 성분을 감소시키는 것과 동시에 전자 수송 특성인 μ_{n_app} 및v_sat 를 균형 잡힌 방향으로 발전시켜 g_{m_ext}값을 극대화 할 수 있음을 의미한다.