Editorial Board

Fig. 4는 제안하는 CMCP의 구조를 나타낸다. CMCP의 구조는 switched-커패시터, window comparator, 컨트롤 로직, 버퍼로 구성된다. 기존의 제안되었던 CMCP는 single comparator가 사용된다 [6,7]. 본 논문에서는 기존의 comparator 구조와 다른 window comparator를 적용하였다. Window comparator는 동작 범위의 상한선(V_{COMP_H})과 하한선(V_{COMP_L})의 window 범위가 생성된다. 기존의 CMCP 구조에서는 일정한 공통-모드 범위에서도 계속 CMCP가 동작하여 전력 소모 및 switching으로 인한 switching noise 및 intermodulation distortion (IMD)이 심전도 신호의 왜곡을 발생시키게 된다. 본 논문에서는 window 범위 내에서는 CMCP 동작을 멈추어 전력 소모를 감소시켰고, switching 동작을 멈춰 IMD 발생을 감소시켜 신호의 왜곡을 줄일 수 있게 되었다. 제안하는 회로는 전원 전압 1.8 V에서 동작하며, window comparator의 동작 상한선은 1.1 V, 하한선은 0.7 V로 설정하였다.

Fig. 4. 
(a) Top architecture, and (b) timing diagram of the proposed CMCP.

공통-모드 간섭이 기준 전압의 상한선 (V_{COMP_H})보다 증가할 때, comparator의 비교 동작에 의해 V_PP가 high (1.8V) 상태가 된다. 그 후, p2 페이즈에서 커패시터가 일정한 전압을 충전한 상태로 유지가 되고, p1 페이즈에서 입력 쪽으로 피드백 루프를 통해 전압을 통과시켜 공통-모드 간섭 전압을 낮추어 comparator 상한 기준 전압의 상한선 (V_{COMP_H}=1.1V)로 전압을 유지시키게 된다. 반대로 공통-모드 간섭 전압이 기준 전압의 하한선 (V_{COMP_L}) 보다 감소할 때, comparator의 기준 전압과 공통-모드 간섭 전압에 비교 동작에 의해 V_PP가 low (0V) 상태가 된다. 그 후, p2 페이즈에서 커패시터에 일정한 전압을 유지시킨 후, p1 페이즈에서 피드백을 통해 공통-모드 간섭 전압을 기준 전압의 하한선(V_{COMP_L} = 0.7 V)로 유지시킨다.

CMCP에서 구성되는 커패시터의 값은 2 pF, 10 pF를 programmable 하게 선택할 수 있도록 구성하였다. 공통-모드 간섭이 입력되는 coupling 커패시터를 220 pF로 가정하였을 때, CMCP의 동작에 의해 조정되는 전압의 양 (V_C)는 다음과 같이 나타낼 수 있다.

제작한 회로의 전원 전압 (V_DD)는 1.8 V이다. 위의 식을 바탕으로 계산하였을 때, CMCP 동작을 통한 전압의 변화량 (V_C)은 CMCP 커패시터 (C_CMCP)가 2 pF 일 때 32 mV, 10 pF 일 때 150 mV 수준이다.

제안하는 CMCP의 감소 가능한 최대 공통-모드 간섭의 전압 범위 (V_Tolerance)는 다음과 같이 나타낼 수 있다. 먼저 CMCP 동작 주파수 (f_CMCP)와 CMCP 동작 변화량 (V_C)에 따른 공통-모드 간섭 전압의 최대 제어 범위는 다음과 같이 나타낼 수 있다.

위 식에서 V_CMI가 sinusoidal 파형일 때 진폭을 A_CMI라고 설정하고, 식(1)을 대입하여 비교하면 다음과 같은 식이 성립된다.

C_C는 입력 공통-모드 간섭에 대한 coupling 커패시터이고, 최대 제어 가능한 공통-모드 간섭에 대한 최대 전압 범위는 진폭(A_CMI)의 2배인 peak-to-peak 전압 (V_Tolerance)으로 나타낼 수 있다.

공통-모드 간섭 전압은 전원 선을 통해 인체 임피던스로 전달되기 때문에 coupling 커패시터 (C_C = 220 pF), 공통-모드 간섭 주파수 (f_CMI = 60 Hz)로 설정하였다. 본 논문에서 적용한 CMCP의 주파수 (f_CMCP = 125 kHz)와 커패시터 (C_CMCP = 2 pF)를 식 (4)에 대입해 보면 제안하는 CMCP에서 제어가 가능한 최대 공통-모드 간섭 전압 범위는 21.3 V 임을 알 수 있다.

또한, 추가적인 잡음 성분을 감소시키기 위해, CMCP 루프에 쵸퍼 안정화 기법을 적용하여, 저잡음 대역의 1/f corner 잡음 성분을 감소시켰다. 쵸퍼 안정화 기법 적용 전 CMCP 루프의 input referred noise 시뮬레이션 결과, 1 Hz에서 1.3 μV/√Hz로 나타났다. 쵸퍼 안정화 기법을 적용하였을 때의 시뮬레이션 결과는 1 Hz 대역폭에서 66.47 nV/√Hz를 만족하여 약 20배가량 저주파 대역의 입력 잡음 성분이 감소함을 확인하였다.

CMCP에 사용되는 buffer는 PMOS 입력단을 이용한 folded-cascode 구조를 적용하였다. Folded-caocde 구조는 DC gain 과 unit gain bandwidth 향상에 장점을 갖는다. 입력단의 전류 소스에서 흐르는 전류는 589 nA, cascade 단에서 흐르는 전류는 각각 220 nA 수준이다. 따라서, buffer의 총 사용 전류 소모량은 1.029 μA이다.

CMCP에 사용된 comparator의 입력은 기준 전압과 공통-모드 간섭 전압이며, 설계한 comparator는 2단의 preamplifier와 latch로 구성된다. Cascode 형태로 구성된 2개의 preamplifier는 입력신호를 비교 가능한 충분한 전압으로 증폭한다. 이 후, NMOS와 PMOS로 구성된 CMOS latch는 이를 다시 한번 증폭한다. 즉, positive 입력단이 negative 입력단 보다 조금이라도 클 경우 출력전압은 high (1.8 V)가 된다.

Comparator 내 latch는 clock을 사용하며, 이를 통해 회로를 reset할 수 있다. Latch의 clock 신호가 high일 경우 current를 공급하는 PMOS가 off 되어 동작하지 않으며, clock 신호가 low일 경우에만 동작하게 된다. 결과적으로 설계한 comparator는 falling edge에서 동작하게 되며, 동작하지 않을 때는 전류를 소비하지 않아 저전력 특성을 가지게 된다.

Fig. 5는 제안하는 회로에 적용된 floating HPF 회로이다. Floating HPF는 DC 오프셋 성분을 감소시키기 위해 적용되었다. 제안하는 Floating HPF는 4개의 pseudo 저항과 2개의 커패시터로 이루어져 있다. DC 오프셋을 제거하기 위해선 신호 수집 대역폭보다 낮은 차단 주파수 대역이 필요하기 때문에 수동 소자로 저항을 구성할 경우 매우 넓은 면적을 차지하게 된다. 따라서 본문에서는 회로의 면적을 줄이기 위해 pseudo 저항을 적용하여, 2개의 PMOS와 컨트롤 전압 (V_{RES_CONT})을 통해 구성하였다 [7]. Pseudo 저항은 컨트롤 전압 (V_{RES_CONT})를 통해 조절된다.

Fig. 5. 
Structure of the floating HPF.

Fig. 6는 제안하는 CFIA 회로의 블록 다이어그램이다. IA로 자주 사용되는 capacitive coupled instrumentation amplifier (CCIA) 구조의 경우 입력을 커패시터로 받아 입력 임피던스 특성이 좋지 않은 단점이 있다 [8,9]. 반면, 제안하는 회로에 적용한 CFIA는 transistor의 gate 단으로 직접 입력을 받아, 입력 임피던스의 값이 크다는 장점이 있다. 또한, 3개의 OPAMP가 사용되는 3-operational amplifier instrumentation amplifier (3-OPAMP IA) 구조에 비해 면적 측면에서 장점을 가질 수 있다 [10]. CFIA는 입력 transconductance (G_m1-1, G_m1-2)와 Miller integrator (G_m2, G_m3)으로 구성되어 있다. Miller integrator 단은 주파수 응답을 향상 시키기 위해, unit gain bandwidth 및 phase margin 특성에 강점을 주는 nested-Miller compensation을 적용하였다. CFIA의 전달함수는 식(5)와 같이 나타낼 수 있다.

Fig. 6. 
Block diagram of the CFIA.

회로에서 사용된 R₂와 R₁은 CFIA의 피드백 저항이다. 이상적으로 G_m1-1과 G_m1-2의 비율의 매칭이 잘 되어있어, 거의 같은 수치일 때, 식(6)과 같이 전달함수 식을 간략화 하여 나타낼 수 있다.

따라서, CFIA의 closed loop gain은 식 (6)으로 나타낼 수 있으며, 제안하는 회로는 피드백 저항을 각각 R₂ = 10 MΩ, R₁ = 100 kΩ로 설정해 약 201배 (46 dB) 수준의 closed loop gain으로 입력 받은 심전도 신호를 증폭하게 된다 [11,12].

제안하는 CFIA는 저주파 대역의 잡음 성분을 줄이기 위해 쵸퍼 안정화 기법이 적용되었다. 쵸퍼 안정화 기법 적용 전의 잡음 수준은 시뮬레이션 결과 1 Hz에서 1.3 μV/√Hz을 가지고, 1 kHz에서 72 nV/√Hz을 가지게 된다. 쵸퍼 안정화 기법을 적용 후에는 1 Hz에서 123 nV/√Hz을 가지고, 1 kHz에서 59 nV/√Hz을 가지게 되어 쵸퍼 안정화 기법을 적용하여 1 Hz 대역폭에서 약 10배 정도의 잡음 수준 감소를 달성하였다.

심전도 신호에는 P-Q-R-S-T complex가 존재한다. 제안하는 QRS peak detector 회로는 CFIA를 통해 증폭된 심전도 신호 중 Fig. 7에 나타낸 것과 같이, P-Q-R-S-T complex 중 QRS complex를 추출하는 회로이다 [14].

Fig. 7. 
Example of QRS detection.

Fig. 8은 제안하는 QRS peak detector 회로이다. 제작한 회로는 comparator, AND gate, low-pass filter (LPF), amplifier로 구성된다. INP를 기준으로 증폭된 심전도 신호가 입력될 때, Rterm의 전압이 comparator의 기준 전압 (V_REF)보다 높아지면 V_COMPOUT를 low (0 V)로 낮아지게 된다. V_COMPOUT이 낮아지게 되면, AND gate 및 로직을 통해 기준 전압 (V_REF)의 전압이 high (1.8 V)로 올라가게 된다. 심전도 신호가 기준전압보다 낮아질 때, 올라갔던 기준 전압이 로직을 통해 high 1.8 V에서 서서히 V_REF로 감소하게 된다. 반대의 경우에도 동일한 과정을 거칠 때, 두개의 V_COMPOUT을 AND gate로 거치게 되면, QRS complex 파형을 검출할 수 있게 된다.

Fig. 8. 
Structure of the QRS peak detector.